處理器架構練習題 (Practice - Processor Architecture)

15 個 64-bit program registers(%rax–%rdi、%r8–%r14)+ 3 個 condition codes(ZF/SF/OF)+ PC + memory + Stat(程式狀態碼)。
相比 x86-64 省略了 %r15,目的是簡化指令編碼(register ID 只需 0–0xE,0xF 留作 no register)。

只有 OPq(addq/subq/andq/xorq)會設定 ZF/SF/OF;irmovq、rrmovq、cmovXX 等都不會。
OPq 只能作用於 register–register,不允許 immediate 或 memory 運算元(load/store 架構的 RISC 特徵)。
因此加常數需要兩條指令:先 irmovq $8, %rbx(常數載入暫存器),再 addq %rbx, %rax。

subq %rdx, %rbx → OPq code=6、subq fn=1,rA=%rdx=2、rB=%rbx=3 → 61 23(2 bytes)。
irmovq $4, %rcx → code:fn=30,register byte = F1(來源欄補 0xF、rB=%rcx=1),常數 4 補足 8 bytes 後 little-endian 反序 → 30 F1 04 00 00 00 00 00 00 00(10 bytes)。

AOK=1(正常執行)、HLT=2(執行了 halt)、ADR=3(取指或讀寫非法記憶體位址)、INS=4(非法 instruction code)。
簡化設計中,只要 Stat 非 AOK,處理器就直接停止執行;完整設計則會呼叫 exception handler(見第 8 章)。

差異:各選擇條件不需互斥;邏輯上依序求值,取第一個結果為 1 的 case;default 是最後一條選擇運算式直接寫 1 :。
化簡:因為「只選第一個符合者」,後面的 case 可省略已被前面攔截的條件——例如 4-way MUX 第二條只需寫 !s1(不必寫 !s1 && s0),MIN3 第二條只需 B <= C : B;。

Fetch(icode/ifun/rA/rB/valC/valP)→ Decode(valA/valB)→ Execute(valE、Cnd、Set CC)→ Memory(valM)→ Write back(經 E/M 兩埠寫回 register file)→ PC update。
new PC 三來源:valP(循序下一條)、valC(call 與 taken jXX)、valM(ret 從 stack 彈出的返回位址)。

Fetch:valP = 0x030 + 2 = 0x032(pushq 長 2 bytes)。
Decode:valA = R[%rdx] = 9;valB = R[%rsp] = 0x108。
Execute:valE = valB + (−8) = 0x100。
Memory:M8[0x100] ← 9(寫入位址用遞減後的 valE)。
Write back:R[%rsp] ← valE = 0x100;PC ← valP = 0x032。

pushq 用 valE(%rsp − 8,「先減後寫」);popq 用 valA(未遞增的 %rsp,「先讀再加 8」)。
popq %rsp 時 E 埠(valE)與 M 埠(valM)位址相同,規定 M port 優先,故 %rsp 得到從記憶體讀出的值 valM,等價於 mrmovq (%rsp), %rsp。

原則:處理器永遠不需要讀回「本指令更新後的狀態」來完成本指令的處理。
pushq 若先把 %rsp−8 寫回、再讀更新後的 %rsp 當寫入位址就違反原則;正確做法是 ALU 產生 valE 這一個訊號,同時作為寫回 %rsp 的資料與記憶體寫入位址,兩個寫入在 clock 上升時同時發生。CC 同理:沒有指令既設定又讀取 CC。

週期 = max(stage 延遲) + register 延遲 = 120 + 20 = 140 ps。
Throughput = 1000 / 140 ≈ 7.14 GIPS;Latency = 3 × 140 = 420 ps。
閒置最久的是最快的 stage A(80 ps):每週期閒置 120 − 80 = 40 ps——nonuniform partitioning 使週期被最慢 stage 綁死。

放慢:行為不變——訊號早已抵達 pipeline register 輸入端,register 要等 clock 上升緣才載入新狀態。
太快:災難性錯誤——訊號來不及傳過組合邏輯,clock 上升時 register 輸入端的值尚未有效 (not yet valid)。
不對稱的根源:register 只在 rising edge 取樣輸入,早到的值可以等,晚到的值救不回來。

5 個來源:e_valE、m_valM、M_valE、W_valM、W_valE;2 個目的地:decode 階段的 valA、valB。
優先序:越早的管線階段越優先(execute > memory > write-back),因為較早階段持有程式順序上「最新」寫該暫存器的指令;同一階段內 valM 優先於 valE(只影響 popq %rsp)。

Bubble = 動態產生的 nop:不改暫存器、記憶體、CC 或狀態。
ret:F stall / D bubble / E normal,共 3 bubbles;load/use:F stall / D stall / E bubble,1 bubble;mispredicted branch:F normal / D bubble / E bubble,2 bubbles(squash 兩條誤抓指令)。

OPq 的結果 e_valE 在 execute 階段結尾就產生,來得及轉發給下一條指令的 decode;但 mrmovq 的讀出值 m_valM 要到 memory 階段才產生,晚於緊接其後指令的 decode——純轉發需要值「倒流時光」。
解法:load interlock = stall 1 cycle + forwarding(下個 cycle 由 m_valM 轉發)。
偵測條件:E_icode in { IMRMOVQ, IPOPQ } && E_dstM in { d_srcA, d_srcB }。這是唯一會因 forwarding 不足而損失吞吐量的 data hazard。

天真合併:load/use 要求 D stall、ret 要求 D bubble,兩者同時為 1 是錯誤狀態(設計上禁止),會使 ret 指令直接消失。
正確做法:只採 load/use 的動作(F stall / D stall / E bubble),把 ret 的處理延後一個 cycle——%rsp 先轉發到位,ret 才能正確彈出返回位址。
教訓:作者原始設計正是在此有 bug,大量模擬測試都沒抓到,靠系統化分析所有指令組合才揪出——硬體出廠後無法修補,看似無意義的組合(如 popping to the stack pointer)也必須驗證。

lp = 0.25 × 0.20 × 1 = 0.05;mp = 0.20 × 0.40 × 2 = 0.16;rp = 0.02 × 1.00 × 3 = 0.06。
CPI = 1.0 + 0.05 + 0.16 + 0.06 = 1.27。
優先改善 mispredicted branch(占 0.27 中的 0.16):可改用更好的預測策略(如 BTFNT,成功率約 65%,mp 降為 0.14)或以條件搬移取代條件跳轉。